Les APU AMD Zen 5 Ryzen 8000 Strix Point, dotés d'une architecture CPU hybride de type big.LITTLE, seront fabriqués selon le procédé TSMC 3 nm

Nous avons précédemment rapporté sur les brevets d'AMD relatifs à une architecture CPU hybride similaire à la future famille Alder Lake d'Intel et aux clusters de processeurs big.LITTLE d'ARM. Aujourd'hui, nous apprenons que cette approche hybride pourrait bientôt devenir une réalité avec le lancement du Zen 5 Ryzen 8000 prévu pour 2024.

Selon un rapport de Moepc partagé par @Avery78 sur Twitter, AMD Zen 5, dont le nom de code serait Strix Point, présenterait une architecture big,LITTLE-esque avec huit grands cœurs Zen 5 fabriqués sur le processus 3 nm de TSMC et quatre petits cœurs dont les détails ne sont pas encore disponibles

Nous savons qu'AMD va inclure des iGPUs même pour les processeurs grand public à partir de Ryzen 7000 Raphael à partir de Ryzen 7000. En fait, Raphael est attendu un iGPU Navi 21. Moepc indique qu'AMD a déjà fixé l'objectif de performance de l'iGPU pour le Zen 5 Strix Point, mais la publication n'a pas divulgué d'autres détails, à part le fait que le sous-système de mémoire sera soumis à des "changements plus importants".

Les informations ci-dessus doivent être prises avec une bonne dose de scepticisme étant donné que nous sommes encore à quelques années du lancement du Zen 5. Nous ne savons pas non plus quelle est l'hybridation exacte qu'AMD envisage ici et si les deux grands et petits cœurs sont Zen 5 ou seront un mélange de Zen 4 et Zen 5 pour une meilleure utilisation

D'après ce que nous savons via les diagrammes de brevets disponibles, les deux clusters de processeurs, grand et petit, pourraient avoir leurs propres caches L1 indépendants, mais nous ne savons toujours pas comment ils s'interfaceraient avec les niveaux de cache suivants. L'une des trois méthodes probables décrites dans le brevet suggère de shadow-writer l'état des threads du petit cluster L1 vers le grand cluster L1, afin que les plus gros cœurs puissent immédiatement commencer à exécuter les threads transmis par les plus petits.

Moepc rapporte que TSMC est actuellement dans les temps pour tester le 3 nm en 2021, suivi de la fabrication en gros volume au second semestre 2022. Apple serait un autre gros client pour le nœud 3 nm de TSMC, en dehors d'AMD. Il est trop tôt pour spéculer sur le type de gains de performance et d'efficacité que l'on peut attendre, mais TSMC avait déjà indiqué que le nœud de 3 nm était en cours de développement précédemment indiqué que le nœud 3 nm permet de réduire la consommation d'énergie de 25 à 30 %, d'augmenter les performances de 10 à 15 % et de multiplier par 1,7 la densité des transistors par rapport au processus 5 nm.

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