Un correctif QEMU proposé par un ingénieur d'AMD confirme les détails concernant le processeur Zen 6 Epyc-Venice, notamment la correction d'une faille de sécurité de longue date

Ben Cheatham, ingénieur logiciel chez AMD , a soumis une série de quatre correctifs sur la liste de diffusion dédiée au développement de QEMU, qui ajoute un modèle de processeur officiel « Epyc-Venice » au code d’émulation x86 du projet. Ce correctif, daté du 30 juin 2026, offre un premier aperçu, directement issu du code source, de l’ensemble des fonctionnalités CPUID et de la hiérarchie de cache des futurs processeurs serveurs Zen 6 Epyc d’AMD, connus sous le nom de code « Venice ». Une sortie lscpu distincte, soumise à OpenBenchmarking à partir d’un véritable échantillon d’ingénierie Epyc-Venice corrobore les spécifications du correctif sur la puce réelle.

Le nouveau modèle est défini par la famille 26, le modèle 80 et le stepping 0, et s'identifie auprès des systèmes d'exploitation invités sous le nom « AMD EPYC-Venice Processor ». Il s'appuie sur les fonctionnalités de base du modèle Epyc-Turin (Zen 5) existant et ajoute plusieurs nouvelles extensions du jeu d'instructions : AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8, ainsi qu’une nouvelle instruction AVX512 Bit Matrix Multiply (BMM) introduite précédemment dans la même série de correctifs. Ce modèle prend également en charge la technologie CET Shadow Stack, la fonction TSC_ADJUST, ainsi qu’une nouvelle fonctionnalité de protection contre l’exécution spéculative appelée « Enhanced Return Address Prediction Security » (ERAPS).

Il convient notamment de noter que ce correctif active le drapeau SRSO_NO, indiquant que le cœur n’est pas vulnérable au « Speculative Return Stack Overflow », une faille d’exécution spéculative qui avait affecté les générations précédentes de Zen. La sortie de la commande lscpu d’OpenBenchmarking le confirme de manière indépendante sur du matériel réel, en affichant la mention « Spec rstack overflow : Not affected ». La faille SRSO exploite le prédicteur d’adresse de retour du processeur, le poussant à exécuter de manière spéculative du code à une adresse choisie par l’attaquant avant que l’erreur de prédiction ne soit détectée ; les puces Zen antérieures d’AMD s’appuyaient sur des mesures d’atténuation logicielles, telles que la purge de l’état de prédiction de branche lors des changements de contexte, ce qui entraîne un coût en termes de performances. Un correctif au niveau matériel signifie que les cœurs Venice bloquent cette voie d’attaque directement au niveau de la puce, plutôt que par le biais de correctifs logiciels, ce qui réduit la surcharge. Cette mesure de protection matérielle s’associe à ERAPS, un nouveau mécanisme qui semble gérer la quantité d’historique d’adresses de retour que le prédicteur suit par invité, en fonction du paramètre RAPSIZE évoqué dans la même série de correctifs.

(Il convient de noter que la plupart des processeurs Intel de la décennie précédente présentaient des vulnérabilités fondamentalement similaires exploitant la prédiction de branche matérielle, et que les correctifs apportés à celles-ci entraînaient une perte de performances pour les utilisateurs.)

La configuration du cache indiquée dans le patch fait état d’un cache de données L1 de 48 Ko à 12 voies et d’un cache d’instructions L1 de 32 Ko à 8 voies par cœur, inchangés par rapport à la génération Zen 5 Turin. Le cache L2 est indiqué à 1 Mo par cœur, à 16 voies et inclusif, ce qui correspond également à Turin. Le cache L3 est indiqué à 64 Mo, à 16 voies, partagé au niveau de la puce. L'exemple fourni par OpenBenchmarking correspond également à ces spécifications.

Bien qu'aucune de ces deux sources ne précise la prise en charge de la mémoire ni le prix, Mark Papermaster, directeur technique d'AMD , a confirmé par ailleurs que l’Epyc Venice sera officiellement dévoilé lors de l’événement « Advancing AI » d’AMD, qui se tiendra à https://www.amd.com/en/corporate/events/advancing-ai.html qui se tiendra à San Francisco les 22 et 23 juillet, ce qui signifie que les spécifications complètes, les tarifs et les détails concernant la disponibilité devraient être communiqués d’ici quelques jours.